A reconfigurable architecture for CNN acceleration using line buffers
Butchi Babu Sarnala · Siva Ramakrishna Pillutla
提出一种使用行缓冲的可重构脉动CNN加速架构，提升FPGA资源利用率和吞吐量。
行缓冲数据复用、可重构加法器与池化结构，基于LeNet在FPGA实现。
LUT减少15.25%，吞吐量提升75%，计算延迟降低2.44%。
可将该低功耗可重构CNN加速器移植到田间边缘设备，支撑实时作物病害识别与表型分析。
该文为通用CNN硬件加速架构论文，与三农、农业信息化无直接关联，不建议进入每日精选。
计算机视觉（computer vision, CV）在神经网络（neural network, NN）处理的推动下，实时应用正迅速增长。卷积神经网络（convolutional neural networks, CNN）是基于人工智能（artificial intelligence, AI）的先进计算机视觉应用的核心架构，广泛应用于自动驾驶、人脸识别、目标检测和信息解密等领域。然而，巨大的计算复杂度和持续的内存带宽需求限制了卷积神经网络在FPGA平台上的高效硬件实现。本文提出了一种利用行缓冲区（line buffers）的可重构脉动卷积神经网络架构，以提升资源利用率并降低延迟。所提出的架构可根据卷积神经网络各层需求进行动态重构，行缓冲区提高了数据复用率并减少了冗余内存访问。此外，设计了可重构加法器和池化结构，以增强累加和降采样操作的灵活性，支持卷积神经网络中各种卷积核尺寸和层结构。所提出的可重构架构通过控制信号实现硬件高效性，并可适配所有卷积神经网络层。采用LeNet卷积神经网络架构层对所提出的可重构架构进行了FPGA实现。该灵活且低成本的可重构脉动卷积神经网络架构在LeNet卷积神经网络中实现了LUT利用率降低15.25%、吞吐量提升75%、计算延迟降低2.44%。基于所提出可重构架构实现的LeNet卷积神经网络适用于高性能且硬件高效的卷积神经网络应用。